3D NAND制造流程之多层沉积与阶梯形成

3D NAND 依靠垂直堆叠存储串提升存储密度，制造逻辑与传统平面 NAND 截然不同，先完成外围 CMOS 电路，再构建阵列区多层存储结构。外围 MOS 管沿用成熟平面 CMOS 工艺，阵列部分需要完成交替介质薄膜沉积与复杂的阶梯结构制备，堆叠层数越高，薄膜均匀性、多轮光刻刻蚀带来的工艺难度也同步增大。

前一篇介绍了3D NAND的基本原理——将存储串从水平排列改为垂直堆叠，通过增加层数而非缩小特征尺寸来提升密度。这种结构上的转变也带来了制造流程的根本变化。与平面NAND先制造存储单元再制造外围电路不同，3D NAND的制造从外围CMOS器件开始，随后再在阵列区域构建多层存储结构。

外围CMOS器件的制造

3D NAND的外围CMOS器件采用平面MOSFET工艺，其制造流程与标准逻辑CMOS基本相同。首先是浅沟槽隔离的形成，包含垫氧化层生长、氮化硅沉积、有源区光刻与刻蚀、硅沟槽刻蚀、氧化硅填充和化学机械抛光（chemical mechanical polishing，CMP）等步骤。隔离结构完成后进行阱区和沟道注入，分别对n沟道和p沟道器件进行掺杂调整。随后进行栅氧化层生长、多晶硅与硅化物栅极堆叠的沉积和刻蚀，形成外围晶体管的栅极。通过侧墙形成、轻掺杂漏（lightly doped drain，LDD）注入和重掺杂源漏注入完成晶体管结构，最后经快速热退火（rapid thermal annealing，RTA）激活掺杂剂。

外围器件的特征尺寸通常比阵列区采用的工艺节点更为宽松（约落后两代工艺节点），因为外围电路对密度要求较低但对可靠性要求较高。此外，外围CMOS包含输入/输出晶体管和感测放大器晶体管等不同类型，它们的工作电压不同，栅氧化层厚度和离子注入条件也各有差异，因此实际工艺中还需要额外的光刻掩模步骤来分别处理。

外围CMOS的前端工艺完成后，沉积氮化硅衬垫层和数微米厚的氧化硅介质层并平坦化，这一介质层将作为后续阵列区多层堆叠的基础。至此外围器件的制造告一段落，晶圆已准备好进入阵列区工艺。

多层交替薄膜的沉积

阵列区工艺开始前，先用一张掩模定义阵列区域，通过刻蚀去除该区域上方的氧化硅和氮化硅衬垫层，露出硅衬底表面。

随后在阵列区域沉积数十对氧化物和氮化物的交替叠层，形成氧化物/氮化物/氧化物/氮化物（oxide/nitride/oxide/nitride，ONON）的重复堆叠。另一种方案是氧化物/多晶硅交替堆叠（oxide/poly/...