芯华章 GalaxSim Turbo 3.0 Plus：探索系统级仿真加速新路径

随着人工智能、大算力芯片以及复杂 SoC 架构快速发展，芯片设计规模持续扩大，系统复杂度不断提升。对于芯片研发团队而言，验证效率正在成为影响产品迭代速度的重要因素。

尤其是在 AI 芯片、高性能计算芯片等场景中，设计规模和计算复杂度快速增长，一次完整系统级仿真可能需要数天甚至更长时间正在逐渐成为制约芯片研发效率的重要瓶颈。

面对不断增长的验证需求，传统仿真加速方式正在面临新的挑战。一方面，多线程并行虽然能够提升单次运行效率，但随着计算资源增加，加速收益逐渐递减；另一方面，持续增加服务器资源也会带来研发成本的大幅提升。

因此，下一阶段的仿真优化不能仅停留在“让工具运行得更快”，而需要进一步理解设计结构，主动发现性能瓶颈，并通过智能化方式优化整个验证流程。

仿真加速进入智能优化阶段

基于长期的仿真技术积累，芯华章此前推出 GalaxSim Turbo 3.0 高速仿真解决方案，通过创新的仿真加速技术，有效提升复杂芯片系统级验证效率。

然而，随着 AI 芯片进入超大规模设计阶段，用户对于仿真加速的需求正在发生变化。

过去，用户关注的是“一个仿真任务能否跑得更快”；而在当前复杂芯片研发环境下，用户更加关注的是：如何在有限计算资源下，提高整体回归效率，缩短验证周期。

这也推动仿真加速从单纯提升执行速度，向理解设计结构、主动优化流程的新方向发展。

仿真性能瓶颈正在发生变化

在传统 CPU 芯片仿真中，性能热点通常集中在控制逻辑，例如指令调度、分支预测等模块。但在 AI 芯片中，仿真性能瓶颈正在发生变化。

随着 AI 加速器、大规模计算阵列以及定制化算子的广泛应用，数据通路相关模块成为系统级仿真的主要耗时来源。

这些模块通常包含大量并行计算逻辑，同时伴随着复杂的数据搬运、转换和处理过程，使传统事件级仿真面临更大的性能压力。

从根源来看，RTL 本身主要面向综合和 PPA 优化，而不是针对仿真效率设计。RTL 中高度并行的硬件结构，需要在 CPU 平台上进行串行化执行，在这一过程中会产生大量额外计算开销。