| 主题：采用高级芯片和存储器IP实现800-MHz DDR3性能 |
| 在线问答：关于本次在线座谈如有问题，可点击这里继续提问！ |
| [主持人：ChinaECNet] |
各位听众（网友），上午好！欢迎参加中电网在线座谈。今天，我们有幸邀请到ALTERA公司的专家就“采用高级芯片和存储器IP实现800-MHz DDR3性能”举行在线座谈。在座谈中，您可就您关心的问题与ALTERA公司的专家在线进行直接、实时的对话交流。中电网衷心希望通过大家的共同努力，不仅能够增进各位听众（网友）对“采用高级芯片和存储器IP实现800-MHz DDR3性能”的了解和掌握，而且能够为大家事业的发展带来裨益。 |
[2010-8-11 10:06:13] |
| [主持人：ChinaECNet] |
我们已经进入问答阶段如果听众想重温演讲或内容可以点击上面“在线演示”重看演讲。 |
[2010-8-11 10:13:36] |
| [问：luogongqiang] |
Altera的DDR3存储器控制器IP核是否支持多个DIMM和单个DDR3器件？ |
| [答：huaxiaoyong] |
可以支持单个/多个DIMM模块以及单个/多个DDR3颗粒。还支持multi-rank DIMM模块 |
[2010-8-11 10:15:39] |
| [问：liuguod] |
贵公司的FPGA最多可以带几个存储器？
|
| [答：huaxiaoyong] |
取决于外部存储器位宽；最多可以支持6组72位的DIMM模块 |
[2010-8-11 10:17:06] |
| [问：phosphor] |
UniPHY与ALTMEMPHY的使用成本是否也不同？能大概相差多少？ |
| [答：huaxiaoyong] |
成本没有什么区别的 |
[2010-8-11 10:17:46] |
| [问：encaon] |
请问专家，RLDRAM 3和DDR3有些什么区别？ |
| [答：zhangxi] |
RLDRam latency比较小 |
[2010-8-11 10:18:12] |
| [问：liuguod] |
DDR2与DDR3什么区别？ |
| [答：zhangxi] |
DDR3速度快 |
[2010-8-11 10:18:34] |
| [问：phosphor] |
Altera的存储器解决方案对温度的敏感性如何？ |
| [答：zhangxi] |
非常好 |
[2010-8-11 10:18:50] |
| [问：tengzhihua] |
ALTERA现在可以申请开发工具吗？ |
| [答：huaxiaoyong] |
您指的是软件还是开发板？ |
[2010-8-11 10:18:54] |
| [问：hwenjie] |
硬核的读写通路的实现/ |
| [答：zhangxi] |
非常快 |
[2010-8-11 10:19:04] |
| [问：luogongqiang] |
实现800-MHz DDR3性能，采用的芯片有哪些？ |
| [答：zhangxi] |
Stratix V |
[2010-8-11 10:19:17] |
| [问：skyok123] |
Altera有使用版FPGA的编程软件吗？在那儿下载？ |
| [答：zhangxi] |
www.altera.com |
[2010-8-11 10:19:29] |
| [问：liutao111] |
Stratix? V FPGA的静态功耗和动态功耗性能如何？ |
| [答：zhangxi] |
都很低 |
[2010-8-11 10:19:57] |
| [问：phosphor] |
对于某些需要存储器高容错的场合，如何评估合适的方案？ |
| [答：huaxiaoyong] |
对于外部存储器，可以使用ECC来实现。ECC可以实现纠一检二 |
[2010-8-11 10:20:13] |
| [问：ezcui] |
有哪些封装形式可供灵活选用？ |
| [答：huaxiaoyong] |
对于STRATIX V可以提供7种封装可供选择；最小的F484(23mm)，最大F1932(45mm) |
[2010-8-11 10:21:46] |
| [问：hjb85] |
采用Lattice公司的ECP3也能实现DDR3存储器控制器，请问和它相比，Stratix V实现的DDR3存储器控制器有些什么优势？
|
| [答：zhangxi] |
phy的latency小，控制器效率高，总之一句话，非常好 |
[2010-8-11 10:22:41] |
| [问：liuguod] |
如何分配I/O？ |
| [答：sheilasong] |
Stratix V有专用的DQS group，将DQS/DQ/DM分配到专用的I/O管脚。 |
[2010-8-11 10:22:58] |
| [问：jackson2005] |
QDR是什麼? |
| [答：zhangxi] |
高速SRAM，非差贵 |
[2010-8-11 10:23:38] |
| [问：liutao111] |
Stratix? V FPGA核电压多少？其抗干扰性能如何？是否适合多噪音的工业应用？ |
| [答：huaxiaoyong] |
内核电压0.85V；要求在正负5％以内；所以对于多噪音的工业应用，要求电源设计上满足此指标；可增加屏蔽； |
[2010-8-11 10:24:02] |
| [问：sheldon] |
DIMM模块是什么？ |
| [答：zhangxi] |
内存条 |
[2010-8-11 10:24:10] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2010-8-11 10:24:25] |
| [问：hjb85] |
UniPHY的智能校准算法是在什么时候进行或完成的？ |
| [答：zhangxi] |
从09年开始不断完善 |
[2010-8-11 10:24:27] |
| [问：hjb85] |
Stratix? V FPGA的静态功耗和动态功耗性能如何？
|
| [答：zhangxi] |
都很低 |
[2010-8-11 10:24:42] |
| [问：luogongqiang] |
能否详细介绍一下UniPHY的增强特性？有那些创新技术？谢谢 |
| [答：sheilasong] |
Uniphy里的校准是是一个nios系统，CPU控制来完成校准工作的。此外，使用uniphy的控制器还方便共享PLL和DLL。 |
[2010-8-11 10:25:22] |
| [问：luogongqiang] |
请介绍Stratix V FPGA I/O接口以及FIFO的特性。 |
| [答：huaxiaoyong] |
StratixV IO支持业界常用的标准；目前不支持3.3V LVCMOS;FIFO是通用模块与现有的实现相同 |
[2010-8-11 10:25:42] |
| [问：hwenjie] |
DDR3功耗和速率？ |
| [答：zhangxi] |
各家的都不同，请去memory提供厂家咨询 |
[2010-8-11 10:25:42] |
| [问：encaon] |
请问专家，如何在启动时完成对DDR3控制器的校准工作？ |
| [答：zhangxi] |
自动完成，无需手打干预 |
[2010-8-11 10:26:07] |
| [问：liutao111] |
影响FPGA功耗的因素有那些?在设计阶段如何降低FPGA的功耗?
|
| [答：zhangxi] |
软件降功耗硬件降功耗 |
[2010-8-11 10:26:33] |
| [问：liuguod] |
28-nm Stratix? V FPGA的宽带应用的成本和功耗如何？ |
| [答：huaxiaoyong] |
功耗与40nm的STRATIX IV相比，降低40％；成本相对更低 |
[2010-8-11 10:26:36] |
| [问：hjb85] |
28-nm Stratix? V FPGA有许多系列（GX, GS, GT和E）产品，那款特别适合用来开发DDR3存储器控制器？ |
| [答：zhangxi] |
都适合他们的区别在serdes数量上，不在EMIF接口上 |
[2010-8-11 10:27:05] |
| [问：liuguod] |
为什么要PHY接口和控制器分开？ |
| [答：sheilasong] |
PHY是实现读写数据通路的，控制器是用来实现读写命令的。PHY和控制器分开，方便用户能够根据需要设计自己的控制器和Altera的PHY一起实现DDR3控制接口。 |
[2010-8-11 10:27:26] |
| [问：luogongqiang] |
Altera的DDR3存储器控制器IP核的速度和数据通道性能如何？ |
| [答：zhangxi] |
800MHz1.6Gbps |
[2010-8-11 10:27:27] |
| [问：encaon] |
请专家介绍Stratix V FPGA中UniPHY的PLL和DLL的特性。谢谢！ |
| [答：zhangxi] |
请具体参考SV器件手册 |
[2010-8-11 10:27:47] |
| [问：encaon] |
DDR3接口需要的时钟速度超过400 MHz,一般都采用fly-by拓扑结构，请问Altera的FPGA采用什么样的拓扑结构？ |
| [答：huaxiaoyong] |
从65nm的StratixIII开始，altera支持DDR3的fly-by结构； |
[2010-8-11 10:27:59] |
| [问：liutao111] |
设计DDR3存储器控制器，会面临那些挑战？ |
| [答：zhangxi] |
电路板设计挑战控制器状态挑战调试挑战 |
[2010-8-11 10:28:34] |
| [问：ezcui] |
请教Altera专家？F484与F1932封装的器件在具体性能上有无差异？ |
| [答：zhangxi] |
没有咨询不同，具体参考器件手册 |
[2010-8-11 10:28:57] |
| [问：jackson2005] |
StratixVFPGA需要供應多少個電源?電源要求為何? |
| [答：zhangxi] |
很多电源类型具体参考器件手册 |
[2010-8-11 10:29:18] |
| [问：liutao111] |
Altera提供那些设计工具和软件来支持DDR3存储器控制器的设计？
|
| [答：sheilasong] |
Altera提供Quartus II软件和DDR3 IP来实现存储器控制接口。 |
[2010-8-11 10:29:35] |
| [问：sheldon] |
能不能简单介绍一下UniPHY的智能校准算法 |
| [答：zhangxi] |
加密算法，不便公开 |
[2010-8-11 10:29:37] |
| [问：phosphor] |
在无人值守的设备中使用Altera的存储器方案时是否有特别需要注意的地方？ |
| [答：zhangxi] |
没有，只要时序分析都通过即可 |
[2010-8-11 10:30:04] |
| [问：ezcui] |
除了功能优势之外，“高级芯片”的性能尤其是可靠性有无保障？MTBF水平请用具体数据说话？ |
| [答：huaxiaoyong] |
MTBF具体数据请参考altera网站的白皮书；如果具体是指片上ram的软失效问题，片上RAM支持ECC；同时配置RAM支持SEU。 |
[2010-8-11 10:30:58] |
| [问：encaon] |
DDR3存储器，除了时钟速率更高之外，和DDR2存储器还有什么不同？ |
| [答：sheilasong] |
具体请查看DDR3和DDR2的datasheet。 |
[2010-8-11 10:31:15] |
| [问：hjb85] |
那里有Stratix V DDR3存储器子系统的参考设计或资料？是否可下载？
|
| [答：zhangxi] |
有用Altera IP会自动产生参考设计，无需另外下载，非常方便 |
[2010-8-11 10:31:25] |
| [问：jackson2005] |
DDR3控制器的校准工作原理為何? |
| [答：zhangxi] |
核心知识产权，不便公开 |
[2010-8-11 10:31:46] |
| [问：hwenjie] |
DDR3SDRAM与CPU的速度协调？ |
| [答：huaxiaoyong] |
ALTERA只关注FPGA和DDR3接口的应用；如需了解与CPU速率协调问题，请咨询相应CPU厂商。 |
[2010-8-11 10:33:08] |
| [问：sligu] |
现在altera的ddR控制方面的IP免费吗？ |
| [答：zhangxi] |
完全免费，请向代理商索取 |
[2010-8-11 10:33:38] |
| [问：sheldon] |
StratixV是否支持软核？ |
| [答：sheilasong] |
Stratix V只支持DDR3 uniphy,不支持Altmemphy |
[2010-8-11 10:34:01] |
| [问：jackson2005] |
StratixVFPGA低功耗性能可低至多小? |
| [答：zhangxi] |
请使用功耗估算软件自行估计，FPGA厂商没有相应数据，不同于common IC厂商一切都是固定的 |
[2010-8-11 10:34:36] |
| [问：syj317] |
StratixV存储器系统频率不同，对应的功能是如何实现自动调节？ |
| [答：huaxiaoyong] |
片上PLL可以综合出各自所需频率 |
[2010-8-11 10:34:39] |
| [问：sheldon] |
Altera的DDR3存储器控制器IP核最多可以支持多少个DIMM或者DDR3？ |
| [答：sheilasong] |
目前的版本只支持4个DIMM，以后的版本最多可支持8个DIMM。 |
[2010-8-11 10:35:28] |
| [问：syj317] |
StratixV是否支持Altmemphy |
| [答：sheilasong] |
Stratix V不支持Altmemphy |
[2010-8-11 10:36:01] |
| [主持人：ChinaECNet] |
各位观众，现在用户提问很踊跃，专家正在逐一回答。请耐心等待您问题的答案，同一问题请不要多次提交。 |
[2010-8-11 10:36:24] |
| [问：jackson2005] |
Altera有現成的ECCIP供選用? |
| [答：sheilasong] |
Altera的DDR3支持ECC。 |
[2010-8-11 10:36:45] |
| [问：sheldon] |
ECC如何实现数据的检错和纠错？ |
| [答：huaxiaoyong] |
请参考：数字信号处理-> 纠错编码部分；:-)根据数据和校验码之间的算术关系得到 |
[2010-8-11 10:36:54] |
| [问：hwenjie] |
DDR3的功耗是如何有效管理的？ |
| [答：huaxiaoyong] |
主要的几点：DDR3有更低电源电压；动态片上端接；控制器控制外部器件进入/退出关断模式 |
[2010-8-11 10:38:14] |
| [问：泥鳅] |
请问专家：Altera的方案是包括控制器和存储器全部吗？ |
| [答：sheilasong] |
Altera提供DDR3控制器和DDR3存储器板级设计的指导文档。请参考Altera的网站获得相应的资料。 |
[2010-8-11 10:38:29] |
| [问：jackson2005] |
uniphy與Altmemphy比較,uniphy在成本不會比較高且性能較好.這樣的理解是否正確? |
| [答：huaxiaoyong] |
基本正确；成本基本不变；性能更好 |
[2010-8-11 10:39:03] |
| [问：sheldon] |
如何保证专用的DQSgroup将DQS/DQ/DM分配到专用的I/O管脚的正确性？ |
| [答：sheilasong] |
Altera的网站上有器件的pin-out文件。管脚文件中标注了哪些管脚是DQ，哪些是DQS。此外，还可以在Quartus II的pin planner里显示DQS group x8,x16等模式，DQS 管脚就会显示“S”，DQ管脚就会显示"Q"。 |
[2010-8-11 10:41:28] |
| [问：jackson2005] |
StratixVFPGA低功耗性能是否適合使用電池供電的手持式器具應用? |
| [答：huaxiaoyong] |
基本不适合；应为电池供电需要FPGA有非常低的静态功耗；FPGA目前还不具备这方面的优势；CPLD倒是可以 |
[2010-8-11 10:41:35] |
| [问：sheldon] |
altera支持DDR3的fly-by结构相比于其他拓扑结构的优势在哪里? |
| [答：sheilasong] |
fly-by的优势在于信号完整性会比其他拓扑结构好很多。 |
[2010-8-11 10:42:23] |
| [问：sheldon] |
PHY体系只包括UniPHY和ALTMEMPHY两种么？ |
| [答：huaxiaoyong] |
目前ALTERA的解决方案是这两种； |
[2010-8-11 10:42:29] |
| [问：jackson2005] |
DDR3控制器的校准工作,約需花多久時間? |
| [答：sheilasong] |
不同的FPGA工程，不同的PCB板，校准所花的时间是不同的。因此需要通过实测或者仿真才能知道。 |
[2010-8-11 10:43:46] |
| [问：sheldon] |
HPMCII效率是什么？ |
| [答：sheilasong] |
HPCII支持Bnak管理，命令预处理，它的效率大约是HPCI的2倍。 |
[2010-8-11 10:44:53] |
| [问：renrayme] |
是否有医疗产品应用的例子？ |
| [答：huaxiaoyong] |
客户实例是非常多的；例如多端口memory控制器；医疗领域的图像处理；数据传输； |
[2010-8-11 10:45:43] |
| [问：sheldon] |
multi-rankDIMM模块和普通DIMM模块有什么异同？ |
| [答：sheilasong] |
multi-rank DIMM有多个片选信号，每个片选对应一个rank。普通的DIMM一般就一个片选，对应一个rank。 |
[2010-8-11 10:46:04] |
| [问：xinlike] |
你们发布的datasheet里是否有layout的建议？ |
| [答：sheilasong] |
有。在外部存储器接口手册里有layout的建议。 |
[2010-8-11 10:46:53] |
| [问：sheldon] |
如何解决StratixV的散热问题？ |
| [答：huaxiaoyong] |
altera网站有具体的应用指南；从散热的角度看，具体包括：功耗估算；热仿真；散热器的选择等等 |
[2010-8-11 10:46:55] |
| [问：sheldon] |
UniPHY相比于ALTMEMPHY功能完善很多，是不是成本也更高？ |
| [答：huaxiaoyong] |
不高，参见以前的提问 |
[2010-8-11 10:47:26] |
| [问：jackson2005] |
DDR3控制器的校准工作是否在整個工作溫度範圍內隨時更新?還是一開始校準完成後就不需再校準? |
| [答：sheilasong] |
DDR3 uniphy开始校准完成之后就不会再进行校准了。校准的结果会自动随温度而变化。 |
[2010-8-11 10:48:29] |
| [问：zhong05] |
请问DDR3的高速信号传输交换对EMI的影响如何，需要外围电路的抑制吗？参考值又是多少？谢谢！ |
| [答：huaxiaoyong] |
我们提供对每个DQ数据线的驱动强度、反转斜率的控制以降低EMI、SSN噪声；不需要外部电路抑制 |
[2010-8-11 10:48:54] |
| [问：sheldon] |
Quartus软件不是仅仅支持Nios么？ |
| [答：sheilasong] |
Quartus II不仅支持nios,也支持DDR3控制。 |
[2010-8-11 10:49:26] |
| [问：hwenjie] |
ALTMEMPHY和UniPHY体系结构的区别 |
| [答：huaxiaoyong] |
具体内容请参考网播第8页：结构框图的比较 |
[2010-8-11 10:50:34] |
| [问：szyouer] |
DDR3规格要求运行时，每通道最大有几个Rank模块？ |
| [答：huaxiaoyong] |
取决于rank的个数；rank越多，性能会下降 |
[2010-8-11 10:51:18] |
| [问：dongxin] |
cyclone是否支持DDR3? |
| [答：sheilasong] |
Cyclone III/IV不支持DDR3 |
[2010-8-11 10:52:32] |
| [问：szyouer] |
任何一个指定的通道是否需要1T寄存器是自动确定的？ |
| [答：huaxiaoyong] |
在phy实现中本身就已经包含了1T寄存器的控制；用户不需要干预 |
[2010-8-11 10:52:45] |
| [问：dongxin] |
Uniphy不适用于cyclone么？ |
| [答：sheilasong] |
CycloneIII/IV不支持uniphy，只支持altmemphy |
[2010-8-11 10:53:14] |
| [问：syj317] |
高效管理模块都有哪些自动功能？ |
| [答：huaxiaoyong] |
简单来讲，包含自动预刷新，预先块管理等功能； |
[2010-8-11 10:53:40] |
| [问：dongxin] |
外部存储器比较内部存储器的优点是什么？ |
| [答：huaxiaoyong] |
外部存储器可以提供更大的存储容量； |
[2010-8-11 10:54:08] |
| [问：dongxin] |
PLL如何与DLL共享？ |
| [答：sheilasong] |
PLL和DLL可以被多个DDR3控制器共享，具体可参考外部存储器手册。 |
[2010-8-11 10:54:59] |
| [问：sheldon] |
Altera有没有CPLD产品？ |
| [答：huaxiaoyong] |
有的，MAXII系列 |
[2010-8-11 10:55:45] |
| [问：dongxin] |
如何解决rank越多，性能会下降的问题？ |
| [答：huaxiaoyong] |
这是不可避免的问题；rank越多，pin上的容性负载越大，性能必然降低 |
[2010-8-11 10:56:47] |
| [问：jackson2005] |
StratixVFPGA内部存储器有多大? |
| [答：huaxiaoyong] |
最大一颗片上容量：50mbit |
[2010-8-11 10:57:12] |
| [问：dongxin] |
Uniphy是否可以同时支持DDR2和DDR3? |
| [答：sheilasong] |
uniphy支持DDR2和DDR3，如果一个设计中同时有DDR2和DDR3，可以同时使用DDR2 uniphy控制器和DDR3 uniphy控制器。 |
[2010-8-11 10:57:12] |
| [问：syj317] |
DDR3除了运行速度快之外，价格等其他方面相比还有什么优势 |
| [答：huaxiaoyong] |
单位bit的价格基本上是最低的 |
[2010-8-11 10:57:57] |
| [问：dongxin] |
HPMCII是不是HPCI的简单省级？ |
| [答：sheilasong] |
不是简单升级，增加了很多高效特性。 |
[2010-8-11 10:57:59] |
| [问：shenyork] |
是否可以实现RDIMM? |
| [答：sheilasong] |
可以。但目前的quartus II版本不支持，以后的版本会支持。 |
[2010-8-11 10:58:42] |
| [问：lingf] |
DDR3的ip核是免费的吗？ |
| [答：sheilasong] |
DDR3 uniphy不是免费的。 |
[2010-8-11 10:59:20] |
| [问：goofy_lin] |
在quartus8.1版本软件中可以支持吗？ |
| [答：sheilasong] |
不支持 |
[2010-8-11 10:59:32] |
| [问：ezcui] |
有优于800MHz的方案吗？ |
| [答：sheilasong] |
目前没有 |
[2010-8-11 10:59:47] |
| [问：jackson2005] |
电池供电需要FPGA有非常低的静态功耗；FPGA目前还不具备这方面的优势,是否Cyclone系列也不適合电池供电的應用? |
| [答：huaxiaoyong] |
一般来讲，是滴；但是我们也有应用实例：在手持DLP上使用3C25器件；这种场合通常是：虽然电池供电，但对FPGA不需要一直待机，只是在需要工作的时候才对其供电 |
[2010-8-11 11:00:17] |
| [问：syj317] |
DDR3控制器的校准时间是因不同产品而不确定吗？有没有一个时间范围？ |
| [答：sheilasong] |
校准时间因不同FPGA设计，不同PCB而异，请实测或者仿真。 |
[2010-8-11 11:01:06] |
| [问：phosphor] |
预计多久以后Altera会支持更高的DDR3速率？ |
| [答：sheilasong] |
目前正在考虑1066MHz，具体时间没法确定。 |
[2010-8-11 11:01:55] |
| [问：hwenjie] |
智能校准能否简单的介绍下 |
| [答：sheilasong] |
请参考Altera网站上的外部存储器接口手册。 |
[2010-8-11 11:02:27] |
| [问：dongxin] |
Uniphy最多可以同时支持几个DDR2或者DDR3？ |
| [答：huaxiaoyong] |
一个uniphy可以支持多个DDR2、3；这取决于所用器件/封装；可以达到3个甚至4个以上 |
[2010-8-11 11:02:49] |
| [问：liucetwo] |
可以申请开发套件嘛？硬件 |
| [答：sheilasong] |
您可以购买Altera的开发板 |
[2010-8-11 11:03:09] |
| [问：goofy_lin] |
cyclone3内部存储器的速度可以到多快？ |
| [答：huaxiaoyong] |
请参考cyclone3手册：AC/DC参数 |
[2010-8-11 11:03:20] |
| [问：jackstraw12] |
开发成本比之前高吗 |
| [答：sheilasong] |
除了Stratix V的器件成本，从设计角度来说成本没有什么区别。 |
[2010-8-11 11:04:17] |
| [问：dongxin] |
fly-by拓扑结构相比于其他拓扑结构相比传输速度和传输数据的安全性如何？ |
| [答：sheilasong] |
fly-by支持的速率要比其他拓扑结构高一些。 |
[2010-8-11 11:05:15] |
| [问：lingf] |
pll可以达到的最大频率时钟是多少？ |
| [答：huaxiaoyong] |
取决于器件的不同；VCO可以达到1.4G，具体指标请参考相应器件手册的AC/DC参数章节部分 |
[2010-8-11 11:06:07] |
| [问：lingf] |
DDR3uniphy占用多少系统资源？ |
| [答：sheilasong] |
不同FPGA器件，不同的DDR3配置下占用的资源不同，请参考Altera网站上的外部存储器接口手册。 |
[2010-8-11 11:06:22] |
| [问：lingf] |
时钟方面有什么特别要求吗？ |
| [答：zhangxi] |
没有 |
[2010-8-11 11:07:03] |
| [问：dongxin] |
ALTMEMPHY和UniPHY都可以和什么类型的接口相连接？& |
