2038 年有望实现 0.3nm 工艺制程，imec 公布芯片技术路线图

比利时微电子研究中心（imec）今日公布了 2026 年制程技术蓝图，预计 2038 年将可实现 0.3nm 等级的制程技术，并预测互补式场效电晶体（CFET）结构将是迈入更先进世代制程技术的关键。

上述 imec 技术蓝图是由台积电、英特尔、英伟达、AMD、三星与 ASML 等共同参与制定，展现芯片制造在接下来多年的挑战与规划进程。

据台媒《经济日报》报道，业界预期，imec 揭露最新制程技术蓝图，意味摩尔定律将持续推进，台积电也已开始投入 CFET 结构电晶体，持续领先业界。

目前半导体制程进展已达 2nm 等级，电晶体闸极接触间距（CPP）约为 48nm，后续演进到 A14 等级制程时，CPP 预期会缩小至 45nm。

不过，2030 年发展至 A10 制程（注：约 1nm）之后，CPP 将固定在 42nm。这揭示了传统定义的摩尔定律会遭遇挑战，通过不断横向缩小 CPP 来提高电晶体密度的方法将到达极限。

imec 揭露未来的关键转折点之一，可能是 2033 年量产的 0.7nm 等级制程，到时候可能转向采用 CFET 架构，也就是把 n 型电晶体与 p 型电晶体进行垂直堆叠，取代传统的并排配置。这项架构将使得电晶体微缩增加第三维度，可更有效率地运用空间。未来电晶体密度持续提升可能要靠降低单元高度与垂直整合来达成。

如此一来，CFET 有望成为继鳍式场效电晶体（FinFET）、环绕式闸极电晶体（GAA）之后，下一个半导体电晶体结构主流，要把 n 型电晶体与 p 型电晶体进行垂直堆叠，取代传统的并排配置。