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DDR FCRAM改进DDR SDRAM设计性能
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DDR FCRAM Boosts Performance in DDR SDRAM Designs
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同步DRAM技术的改型产品-双数据数率快周期环随机存取存储器(DDR FCRAM)本主要集中用于网络市场领域。但由于其性能高，还适合用于诸如图形、游戏和高端机顶盒等应用领域。
DDR FCRAM架构创造性地把DRAM型器件的密度优势与高速SRAM相对应的随机周期时间性能结合在一起。作为一种由三家主要存储器制造商支持的多源技术，DDR
FCRAM具有快速的随机周期时间和快速的随机存取时间，结合通用DDR接口的使用，它构建出一个具有成本效益性的高带宽解决方案。
DDR FCRAM与DDR SDRAM器件
DDR FCRAM的改进性架构对通用DDR SDRAM内核及其周边逻辑都作了修改。这此改动包括：
●将内核分段成更小的内存子阵列，以降低功耗；
●以更快的存取时间和周边逻辑实施一种三段式行流水线操作，完成三个指令的同时执行。
采用隐式预充电(hidden precharge)技术进一步减小随机周期时间(tRC)。三段行流水线操作包括地址译码器、存储器阵列和I/O缓存功能(见图1)。为说明这种流水线架构的原理，我们来考虑一种'读'操作：在通用DRAM包括DDR
SDRAM技术中，首先提供的是存储器位置，而后将数据读入I/O缓存器。因此，通用DDR SDRAM在当前的"读数据"输出操作完成前是不能启动下一个地址来执行的。
相反，DDR FCRAM在现行地址一旦锁存到译码器后便可接纳新地址。而且在第一个地址的数据由存储器阵列移送到I/O缓存器后还可以指定第三个地址。DDR
FCRAM的这种流水线架构使之可理想地用于要求短的随机周期时间和多组(multibank)存取操作如包缓冲等的连网应用中。
存在的共性：尽管DDR FCRAM的重新设计的核概念较DDR SDRAM在性能上有明显改进，但两者还是存在共性。这一特点使设计师变更设计毫不费力。对于DDR
FCRAM和DDR SDRAM来说，以下属性是共通的：
●66针脚TSOP封装
●DDR同步定时
●数据择通信号(DQS)同步定时
●四组结构
● 8及 16 I/O结构
●256Mb密度
●突发长度为2和4
●SSTL-2 2.5V I/O
如前所述，修改后的DDR FCRAM架构可提供更快速的随机周期时间。DDR FCRAM的等待时间更短，可同时操作多达3个指令。图2对这一概念进行了说明。该时序图反映出通用DDR
SDRAM与DDR FCRAM的不同。还示出了DDR FCRAM由于其指令集对行地址选通(RAS)和列地址选通(CAS)进行了整合，因此其初始等待时间(tRCD)更少。DDR
FCRAM除了做到等待时间最小化外，还工作于200MHz时钟速率下，可满足高端连网应用的速度要求。
图2 对于256Mb DDR SDRAM(133MHz)来说，一个突发长度为4的单组读操作，其初始等待时间(tRCD)为2个时钟周期，随机周期时间(tRC)为7个时钟周期(a)；而256Mb
DDR FCRAM(200MHz)，突发长度为4的单组读操作，初始等待时间则降到1个时钟周期，tRC改进为5个时钟周期(b)。
与DDR SDRAM不同，DDR FCRAM不支持页模式操作。相反，它自动关闭行操作并对组进行预充电。该器件的随机周期时间还大为缩短(相对于DDR
SDRAM的60ns，它仅为25ns)。
另外，DDR FCRAM可完好地工作于组交插模式。DDR FCRAM高达80%的总线利用率远高于其它DDR DRAM技术。这种高的总线利用率使之很适合作为昂贵的高速SRAM技术的替代产品� | |
