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请问:初学者先学VHDL好还是verilog好?

请问:初学者先学VHDL好还是verilog好?

初学者先学VHDL好还是verilog好?还有一困惑,Labview里的FPGA与VHDL的编程方式截然不同,哪个好?
现在一般建议学校verilog,我两个都比较熟悉,感觉verilog对底层的描述比较清晰,程序风格比vhdl流畅简洁。vhdl可以自定义类型,verilog不行,但是verilog修正版可以定义。
总之,verilog 有超越vhdl的势头。
这个版主不太冷 =========================== 我的bwin客户端 博客:http://blog.chinaecnet.com/u/20/index.htm
verilog很简单了,建议先学吧
大部分公司都是verilog,VHDL市场应用不高。
我是从vhdl开始的 学校学的是这个 打算转向verilog ~
楼上的有前途  支持

谢谢!~

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