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- UID
- 1029342
- 性别
- 男
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2 系统软件设计 2.1 设计流程
FPGA对CAN 总线通讯模块的控制主要包括3 部分： CAN总线节点初始化、报文发送和报文接收。由于通讯模块对接收数据的实时性要求并不是很高， 因此CAN 总线的数据接收和发送采用查询方式。
2.1.1 初始化过程
系统上电后首先对82C250 和S JA1000 进行初始化， 以确定工作主频、波特率、输出特性等。SJA1000的初始化只有在复位模式下才可以进行， 初始化主要包括工作方式的设置、验收滤波方式的设置、验收屏蔽寄存器（ AMR ）和验收代码寄存器（ ACR）的设置、波特率参数设置和中断允许寄存器（ IER） 的设置等。在完成SJA1000 的初始化设置以后， SJA1000 就可以回到工作状态， 进行正常的通信任务。设计中使SJA1000工作在PeliCan的方式下。
2.1.2 发送过程
发送时， 用户只需将待发送的数据按特定的格式组合成一帧报文， 送入SJA1000发送缓冲区中， 然后启动SJA1000发送即可。当然， 在往SJA1000 发送缓存区送报文之前， 必须先判断发送缓冲区是否锁定， 如果锁定则等待； 判断上次发送是否完成， 未完成则等待发送完成。FPGA 通过SJA1000 向CAN 总线进行数据发送的流程图如图3所示。
图3 发送数据流程图 2.1.3 接收过程
接收子程序负责节点报文的接收以及其他情况处理。接收子程序比发送子程序要复杂一些， 因为在处理接收报文的过程中， 同时要对诸如总线关闭、错误报警、接收溢出等情况进行处理。只有在总线正常， 没有错误报警， 并且接收缓冲区中有新报文， 才开始进行数据接收操作。对接收缓冲区的数据读取完毕后释放CAN接收缓冲区。FPGA 通过SJA1000接收CAN总线上的数据流程图如图4所示。
图4 接收数据流程图 2.2 FPGA 顶层模块设计
FPGA顶层的模块设计如图5 所示。其中c lkdiv 模块是将输入的50MH z时钟clock十分频后作为模块基准时钟。SJACTROL模块是控制总线通信的主模块， 而R&W 模块则是根据主模块的信号生成SJA1000所需要的读写时序信号。SJACTROL模块通过start和isw r两个信号通知R&W 模块是否要进行读或写总线操作。若是写操作， 则将地址和数据通过Addrout和Dataout传递给R&W, R&W 将负责把数据准确地送到S JA1000的数据地址复用总线ADDR, 并驱动SJA1000接收数据， 在写操作完成后发送w riteover信号通知SJACTROL写操作完成。读操作时R&W根据SJACTOL送来的地址， 从SJA1000的数据总线上读取数据， 并将得到的数据通过Datasave 总线返回给SJACTROL。
图5 顶层模块设计 SJACTROL的状态机通过5个状态的转换来实现控制： 空闲状态、初始化状态、查询状态、读状态、写状态。R&W 则是按照SJA1000的芯片数据手册进行时序逻辑设计。在编写模块时， 需注意双向总线的编写技巧。双向口最好在顶层定义， 否则模块综合的时候容易出错。
3仿真结果
FPGA中利用Verilog 编程产生SJA1000的片选信号CS, 地址锁存信号ALE, 读写信号RD、WR.这些控制信号共同驱动SJA1000进行数据接收和发送。设计选取的是v irtex系列的芯片， 逻辑开发在ISE 平台上进行。在FPGA 的调试阶段， 使用xilinx的应用软件 ChipScope pro（ 在线逻辑分析仪） 来在线观察FPGA设计内部信号的波形， 它比传统的逻辑分析仪更方便。图6为在线进行数据传送接收时的实际波形。
图6SJA1000接收和发送数据的时序仿真 4 结束语
通过对CAN 通信系统的分析， 利用FPGA作为CAN 通信节点的主控制单元， 对CAN 节点的硬件接口电路设计方案进行了详细的说明， 并编写了CAN 节点通信流程中的初始化程序、数据发送接收程序。通过软硬件的联调， 实现了CAN 总线的通信功能， 系统工作状态良好。实践证明CAN 通信节点采用FPGA作为核心控制单元， 与传统的单片机设计相比， 更加灵活并且扩展性更强。 |
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