Verilog HDL---条件语句、循环语句、块语句与生成语句
 
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Verilog HDL---条件语句、循环语句、块语句与生成语句
1.条件语句(if_else语句)3钟形式的if语句:1)if(表达式)语句。如if(a>b)out1 = int1;2)if(表达式)语句; else语句;如if(a>b)out1 = int1;elseout1 = int2;3)if(表达式1)语句1; else if(表达式2) 语句2; else if(表达式3) 语句3; …………………... else if(表达式m) 语句m; else 语句n;条件语句必须在过程块语句中是用(initial和always语句),除了这两个语句引导的bedin end块中可以编写条件语句外,模块中的其他地方都不能编写。说明(1)3钟形式的if语句中if后面的表达式一般为逻辑表达式或关系表达式。判断若为0、Z、X按假处理,若为1,按真处理执行指定语句。(2)在每个else前面有一分号,整个语句结束处有一分号。(3)if和else后包含多个操作语句时要用begin_end包含成一个复合语句。(4)允许一定形式的表达式简写(5)else总是与它上面最近的if配对2.case语句case语句提供一种多分支选择语句,形式如下:(1)case(表达式)<case分支项> endcase(2)casez(表达式)<case分支项> &nb |
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