基于FPGA多带宽合成孔径雷达系统的数字接收技术 滤波器, 分辨率, 接收机, 灵敏度, 带宽

合成孔径雷达( synthetic aperture radar，SAR) 是一种全天时、全天候的高分辨率对地观测雷达. 卫星或飞机沿航线飞行时，其所搭载SAR 向正侧方发射调频脉冲信号，经地面目标反射后，回波数据被SAR接收机接收，经过信号处理后得到测绘带图像. 根据系统工作模式的不同，往往要求系统能处理不同带宽的多种信号. 传统的多带宽合成孔径雷达系统信号接收处理部分的实现框图如图1 所示. 由天线接收的SAR回波信号，先在雷达接收机中经滤波器组对不同带宽的回波信号进行滤波处理，其目的是滤除带外噪声，取得更好的系统灵敏度. 接收机输出的信号经过模/ 数变换(ADC) 转换成数字信号，形成格式化数据后传给数传系统，为了降低数据率，ADC 的采样时钟频率通常仅比信号带宽略高［1］，这样不同带宽的信号就需要不同频率的采样时钟。

传统的多带宽系统信号接收处理方法存在2 个缺点，一是接收机里的滤波器组采用模拟方式实现，数量越多设计及切换越复杂;二是多种采样时钟带来的时钟产生电路设计复杂和时钟同步困难等问题。
2 多带宽系统数字处理方法的设计实现
2. 1 数字处理方案介绍
针对传统多带宽系统接收处理方法存在的缺点，最容易想到的数字解决方案是采用1 个高采样频率时钟，使其为各带宽信号采样时钟的整数倍，这样获取高数据率信号后，通过整数倍降采样即可获得系统要求的各种数据率的信号，而多带宽信号的滤波也可通过数字滤波器来完成. 方案框图如图2( a)所示. 该方案虽然仅采用1 个模拟滤波器和1 个采样时钟，但也带来了新的问题，即采样率过高. 本文以200MHz、300MHz、400MHz 和500MHz 带宽的线性调频信号为例，按照1. 2 倍的过采样率［1］，各采样频率分别为240MHz、360MHz、480MHz 和600MHz，则ADC 的采样率要取它们的公倍数，至少要达到7200MHz，这会给器件选择和电路实现都带来很大困难［2-3］，并且对数字滤波器处理速度的要求也非常高。
针对上述问题，本文提出一种新的多带宽系统数字处理方案，如图2( b) 所示. 该方案采用各带宽信号采样频率中的最高一个作为采样时钟，如上例中取600MHz，通过插值的方法产生其他各采样频率的信号，该方案中多带宽信号的滤波同样由数字滤波器来完成. 这种新的多带宽系统数字处理方案中仅采用1 个模拟接收机滤波器和1 个采样时钟，并且采样时钟频率也不比传统方法高. 该方案中的插值运算还直接实现了降采样，但会对数据的实时处理提出较高要求，这可以通过选择适当的插值算法来实现。

2. 2 FIR 滤波器的设计
图2( b) 所示方案中的数字滤波采用FIR 滤波器，因为它一方面具有线性相位的特点，能够很好地保留回波信号的相位信息;另一方面FIR 滤波器系统稳定，且易于实现［4］. 一个N 阶FIR 滤波器的差分方程如下

其中，N 是FIR 滤波器的抽头数;x( i) 表示第i 个时刻的输入样本;h( i) 是FIR 滤波器的第i 级抽头系数. 选择不同的滤波器系数h( n) ，即可得到不同的滤波器系统. 本文设计的FIR 低通滤波器的指标如下:以400MHz 带宽的信号为例，采样频率为600MHz，通带截止频率为200MHz( I、Q 2 路分别滤波) ，阻带截止频率为220MHz，阻带内的最小衰减为30dB，通带内的最大衰减为1dB，输入输出位宽均为8 位，FIR 滤波器的阶数为32 阶. 本文采用Kaiser 窗设计FIR 滤波器，因为Kaiser 窗的主瓣能量和旁瓣能量的比值是近乎最大的，并且可以通过改变窗函数中的参数来改变阻带衰减和过渡带宽，使用户的设计变得非常灵活［5-6］. 图3 是Kaiser 窗设计FIR 滤波器的幅频响应和相频响应曲线. 由图3 可以看出，幅频响应曲线的通带内衰减几乎为零，阻带内的最小衰减为38dB，满足设计指标的要求。
不同的测绘带宽需要不同的滤波器因子，因此，在用FPGA 实现FIR 滤波器时，滤波器系数的选取可以用查找表来实现，即把各带宽的滤波器系数存入ROM 中，根据带宽控制字选择系数选择模块的起始地址，然后按照时钟节拍读取查找表中的系数. 同时为了减小量化误差对成像造成的影响，滤波器系数一般量化为16bit 有符号数。

由于FIR 滤波器具有线性相位特性，其系数具有奇对称或偶对称的特点，在用FPGA 实现滤波器时，就可以把系数相反或相同的输入数据合并;然后根据式(1) ，利用FPGA 的流水线技术进行累加求和，即可得到滤波结果. 这样不仅可以节约硬件资源，也提高了系统运行的速率。
2. 3 插值运算模块设计
2. 3. 1 插值算法的选择
由于使用的最高采样频率不是其他小带宽信号对应采样率的整数倍，不能简单地通过整数倍降采样来降低数据率，只能采取插值运算对滤波后的小带宽信号进行处理. 常用的插值方法有最近邻插值、分段线性插值、二次多项式插值、3 次样条插值和sinc 插值等［8］. 为比较以上几种插值算法的性能，本文给出了对200 ～ 400MHz 带宽的线性调频信号进行插值降采样的仿真结果，如表1 所示。

在进行插值运算直接实现降采样时，PSLR 和ISLR 的值越接近插值前的理想信号，表明其效果越好;而脉冲展宽比越接近1 越好，否则会引起分辨率的下降. 由以上表中的统计数据可以看出，8 点的sinc 插值只比3 次样条插值的效果逊色. 各插值算法的计算量见表2. 由表2 数据可知，8 点sinc 插值计算量比3 次样条插值要小很多，并且当用FPGA 实现3 次样条插值算法时，需要用克莱默法则求出待定系数，其中涉及非二进制除法运算，这无法使用FPGA 内部的IP 核来实现，必需额外编程实现除法，必然增加硬件开销. 另外，当增加sinc 插值核的长度时，会使插值运算非常耗时，但精度提高得却很小［1］，因此，一个8 点的加权sinc 函数比较适合SAR 数据处理。


为保证数据按时钟节拍输出，必需将输入数据缓存到FPGA 内部的RAM 中，缓存深度由FPGA 的处理能力和实际需要决定，本文中的RAM 数据缓存深度设为16384［10-11］. 待数据缓存到一定数量后，就可以根据插值点的位置选择需要的8 个输入数据和对应的插值核因子. 由于在补码运算中，符号位也直接参与运算，所以要对输入数据与插值核因子的乘积进行补码变换，然后对补码变换后的数据进行流水线累加求和，最后对累加结果进行补码反变换和截位处理，即可得到插值结果。
3 实验与结果
本节对文中设计的模块用Xilinx 公司的ISE9. 2 软件进行了综合和实现，并利用现有开发板ML506进行测试. 其中目标芯片为XC5VSX50T － 1 － ff1136. ISE9. 2 综合后的时序报告表明，所设计模块能工作的最小时钟周期为4. 871μs，即最高时钟频率为205. 297MHz，则处理16384 点数据所用的时间( sinc 插值所用时间加上等待时间) 为136μs，对应的脉冲重复频率prf 可以达到10kHz 左右( 通常机载prf 为1Hz ～ 2kHz) ，完全能够满足SAR 信号实时处理的需要. 因此，可以在满足prf 要求的前提下，降低系统工作时钟的频率，进而降低系统功耗。
测试用的I、Q 2 路400MHz 带宽的线性调频信号由MATLAB 产生，每个数据为8 bit 有符号数，然后按照ROM 的数据格式保存到后缀是coe 的文件中，以此文件来初始化ROM IP 核，供后面模块读取. 测试时，I、Q 2 路数据滤波、插值模块的工作时钟均为200MHz，RAM 缓存深度为16384［10-11］，调试方案如图5( a) 所示. signal_gen 模块以300MHz 速率读取由MATLAB 产生的I、Q 2 路数据，先缓存在FPGA 内部的RAM 中，然后由串并转换模块把数据转换成串行数据，以便于滤波处理. 如2. 3. 2 节所述，滤波器输出的数据也要先进行缓存处理，然后才能进行插值运算. 插值运算包含数据读取和乘加运算2 个步骤，需用8 个时钟读取8 个原始数据，乘加运算采用流水线技术时只需4 个时钟即可得到插值结果，并且计算当前位置处的插值结果时，可同时读取计算下一插值点所需的数据. 因此2 个插值结果之间有4个时钟的延时，为连续读出数据，要用2 个RAM 缓存插值结果，如图5( a) 中的RAM 缓存3 和RAM 缓存4。
给FPGA 加电，让各模块正常工作，并用Xilinx 公司的ChipScope Pro Analyzer 软件对数据进行分析，实验结果如图5( b) 和( c) 所示，表3 是对FPGA 的导出数据脉冲压缩的结果。

图5( b) 是利用ChipScope 软件测得的输出波形，图5( c) 是对应的频谱和脉冲压缩结果. 图5 和表3中的统计数据表明，高速数据经过文中设计的模块处理后输出仍然为比较完美的线性调频信号，并且I路数据和Q 路数据具有严格的同步对应关系，FPGA 处理后数据的压缩性能也和理论分析值符合得很好。
4 结论
长时间的测试表明，当FPGA 的输入数据带宽在200 ～ 500MHz 变化时，系统均可以稳定可靠地工作，这就表明了文中设计方案的可靠性与优越性，为多带宽合成孔径雷达系统信号接收处理模块提供了一种可行的方案。
作者：何斌，张志敏