Altera和ARM携手推出DS-5开发套件，加速产品开发时间 产品, 时间, 开发

Altrea与安谋国际（ARM）携手突破SoC FPGA除错壁垒。Altera与ARM透过双方特有协议，共同推出DS-5嵌入式软件开发套件，期消除工程师在开发SoC FPGA时，所面临的软硬件除错问题，进一步加速开发时程。
　　Altera国际市场总监李俭指出，工程师平均花60～70%的开发时间在除错上，透过与ARM的合作，将可以实现跨软硬体的除错环境，加速工程师开发产品的时间。

图 Altera国际市场总监李俭

　　Altera国际市场总监李俭表示，FPGA的高灵活性，能够让客户随机增加产品功能，并提高产品差异化程度，但这样的特点让工程师在开发SoC FPGA时，必须面对更多的挑战。过往在开发过程当中，往往因为软件与硬件开发工程师无法合力除错，软、硬件须要分别使用两套除错工具，而延迟产品上市时间，因此，Altera与ARM合作推出DS-5嵌入式软件开发套件，跨越软硬体间除错障碍，协助客户降低产品开发时间。

　　ARM亚太区应用工程总监姜新雨指出，透过与Altera的合作，ARM开发工具团队可以得知使用者的确切需求，并开发出相应产品以加速客户的产品上市时间。此款专为Altera SoC FPGA设计的ARM DS-5工具套件，将有助于惯用ARM架构处理器的工程师，能够在管理介面上一览ARM Cortex-A9处理器核心与Altera FPGA的除错、追踪资料。
　　姜新雨进一步解释，DS-5开发套件具自动调整功能，让DS-5能够支援FPGA架构中讯息事件的非置入式采集和视觉化功能，并让工程师观察出该事件与软体事件和处理器指令踪迹，透过时间戳记，找出彼此在时间上的关联性。另一方面，DS-5的交叉触发功能则让CPU与FPGA区域之间的高阶讯号层级硬体交叉触发，让工程师可以停止CPU或是FPGA任何一端的运作，并分析错误资讯，实现跨软体及硬体的除错。
　　DS-5开发套件在上市之后，将支援对运行非对称多处理（AMP）和对称多处理（SMP）系统组态的系统进行除错，还可以透过JTAG和乙太网路除错介面，广泛应用于电路板开发、驱动程式开发、OS移植、裸金属和Linux应用开发和除错。